DDR与DDR2有内存的区别?

DDR频率慢 价格贵（基本停产）

DDR2内存条的引脚数是多少

　　台式机DDR2内存的引脚数为240Pin，而笔记本用DDR2内存的引脚数为200Pin。　　DDR2 内存全名是“第二代双倍数据率同步动态随机存取存储器”（Double-Data-Rate Two Synchronous Dynamic Random Access Memory），，属于SDRAM家族的存储器产品，在更低的电压下提供了相较于第一代DDR内存更高的运行效能。不同代的DDR内存可以通过内存上的定位槽的位置来判别。DDR2内存的定位槽位于第64和65引脚之间（反面则位于第184和185引脚之间），基本接近中间位置，较容易识别。　　典型的DDR2内存如下图：

sd和ddr内存有什么区别？

DDR内存现在渐渐成为内存市场中新的宠儿，因其合理的性价比从其诞生以来一直受到人们热烈的期望，希望这一新的内存产品全面提升系统的处理速度和带宽，就连对Rambus抱有无限希望的Intel公司也向外界宣布将以最快的速度生产支持DDR内存的新一代P4系统。不难看出，DDR真的是大势所趋。 近来市场上已闻诸多厂商开始陆续推出自己的DDR内存产品，国际上少数内存生产商之一的金士顿公司（Kingston）其实在去年年底就已完成了批量生产DDR内存的生产线的建设，现在金士顿公司(Kingston)已准备开始向全球接受订单开始大量供货了。 那么究竟什么是DDR内存呢？其技术优势又在何处呢？请让我们先了解一下这样新的事物。 DDR是Double Data Rate SDRAM的缩写（双倍数据速率）。DDR SDRAM内存技术是从主流的PC66，PC100，PC133 SDRAM技术发展而来。这一新技术使新一代的高性能计算机系统成为可能，包括台式机、工作站、服务器、便携式，也包括新的通信产品，如路由器。DDR内存目前被广泛应用于高性能图形适配器。 DDR DIMMs与SDRAM DIMMs的物理元数相同，但两侧的线数不同，DDR应用184pins，而SDRAM则应用168pins。因此，DDR内存不向后兼容SDRAM，要求专为DDR设计的主板与系统。 DDR内存技术是成熟的PC100和PC133SDRAM技术的革命性进步。DDR内存芯片由半导体制造商用现有的晶圆片，程序及测试设备生产，从而降低了内存芯片的成本。Kingston能够利用其现有的制造与测试设备在全球范围内提供DDR模块。 主要的技术及芯片公司，包括Intel, AMD, Via Technology, Acer Labs (Ali), Silicon Integrated Systems (SiS), nVidia, ATI,及ServerWorks都已宣布支持DDR内存。主板及系统支持DDR内存在2000的Q4中已获引进，在2001年将被大量采用。 DDR DIMM的规范由JEDEC定案。JEDEC是电子行业联盟的半导体工业标准化组织。大约300家会员公司提交行业中每一环节的标准，积极合作来发展符合行业需求的标准体系。Kingston是JEDEC的长期会员，并且是JEDEC的理事会成员。 什么是DDR内存及与SDRAM内存的区别 -------------------------------------------------------------------------------- DDR SDRAM（Dual date rate SDRSM）又简称DDR，翻译成中文就是“双倍速率SDRAM”的意思。DDR SDRAM也可以说是目前广泛应用的 SDRAM的升级换代版本，在它的催生下，2000年下半年的内存止跌不稳已经彻底摧毁了SDRAM多年营造起来的价格市场。从技术上分析，DDR SDRAM最重要的改变是在界面数据传输上，其在时钟信号上升缘与下降缘时各传输一次数据，这使得DDR的数据传输速率为传统SDRAM的两倍，由于仅多采用了下降缘信号，因此并不会造成能耗增加。至于定址与控制信号则与传统SDRAM相同，仅在时钟上升缘传输。另一个明显的改变是增加了一个双向的数据控制接脚（Data Strobe，DQS）。当系统中某个控制器发出一个写入命令时，一个DQS信号便会由内存控制器送出至内存。 此外，传统SDRAM的DQS接脚则用来在写入数据时（单向：内存控制器�DRAM）做数据遮罩（Data Mask）用。由于数据、数据控制信号（DQS）与DM同步传输，不会有某个数据传输较快，而另外的数据传输较慢的skew（时间差）以及Flight Time（控制信号从内存控制器出发，到数据传回内存控制器的时间）不相同的问题。此外，DDR的设计可让内存控制器每一组DQ／DQS／DM与DIMM上的颗粒相接时，维持相同的负载，减少对主板的影响。在内存内部架构上，传统SDRAM属于×8组态（organization），表示内存核心中的I／O寄存器有8位数据I／O，不过对于×8组态的DDR SDRAM而言，内存核心中的I／O寄存器却是16位的，一次可传输16位数据，在时钟信号上升缘时输出8位数据，在下降缘再输出8位数据。此外，为了保持较高的数据传输率，电气信号必须要求能较快改变，因此，DDR改为支持电压为2.5V的SSTL2信号标准。 DDR 内存从型号上看分为两种，一种叫做 PC 1600，每秒钟可传输 1.6GB 的数据，正好是目前100兆赫 SDRAM 内存的两倍；另一种叫做 PC 2600，峰值数据传输率可达每秒2.6GB。与价格昂贵的Rambus 相比，DDR有如下几个优势：一是由于它是在 SDRAM 内存技术的基础上开发的，因此不仅与目前的个人电脑体系架构有着很好的兼容性，而且开发生产成本低廉。二是DDR较少存在许可协议的问题。内存厂商要生产 Rambus 内存条，必须向 Rambus 公司缴纳一笔不菲的费用，以获得生产许可证，这无疑影响到厂家的利润。而DDR内存的规格是免费提供的。三是各大厂商的支持。2001年，包括IBM等在内的诸多IT巨头都宣布将支持 DDR 内存，特别是IBM 还专门设计了两组芯片组，既支持 DDR 内存，也能大幅提高系统总线的速度。而AMD 公司即将全面上市的760芯片组（支持单处理器电脑）和770芯片组（支持双处理器电脑）将全面支持200兆赫和266兆赫系统总线，也是为了满足 DDR 内存技术标准而设计的。 可能解释的不全面，你到网上去找能找到很多这方面的。现在主流的DDR，一般是DDR333、DDR400以及DDRII533。SD基本上属于被淘汰的产品，速度DDR比SD快了很多，而且价格也不错。现在的主板一般都只支持DDR了。

pads layout怎样设置推挤布线？

打开PADS LAYOUT后，第一步，点击菜单栏；第二步，点击view(查看)；第三步：点击 options（选项），此时会弹出选项框，这时里面有一个DRP（设计规则），最后一步就是钩选PX或PP，到此就可以用推挤功能了。

内存条混插问题，

内存混插的问题。
A.内存条的区别。
接下来你的电脑上的主板能支持的内存条的种类也是初学者在升级内存时应该关心的问题。
现在的主板上一般有两类内存插槽，一类是72线的SIMM插槽，一类是168线的DIMM插槽。如果你的老主板上只有SIMM插槽，而你又不想换主板的话，那么你就只好选用EDO的内存来升级了，但这个东东除了二手货之外已很难买到；而即使你的主板上有支持SDRAM内存的168线的DIMM插槽也并不代表你把SDRAM内存买回来就可正常使用了。在升级这种内存时你也要注意几个问题。那就是，如果你的主板支持PC100内存，而你原来的内存是PC66小容量内存，那么我们建议你将原来的内存处理掉，而单用新购的PC133/PC100内存；还有就是你的主板如只支持PC66规范，那么你在选择PC133的内存时也要考虑高频率内存是否能在你的主板上“降频”良好使用。
其次，要注意内存条的一个单双面的问题，例如有的主板只支持全部插入单面内存条，如果你升级时买的是双面都有内存芯片的双面内存条，那么你插上后很可能就会出现许多兼容性问题，造成系统的不稳定性和死机现象增加等等；再次，有的主板并不是能将所有的内存插槽上都插上内存条的，太多的内存条也会引起一些系统不稳定的故障发生；另外，有的主板上原来使用的是EDO或168线封装的EDO内存，其工作电压为5V，那么你在新加SDRAM内存时一定要注意其电压的跳线是否改正为SDRAM所需的3.3V，以免烧坏新内存。
B.内存的搭配与兼容性问题。
在你准备升级内存时，肯定将面对老内存的留用与舍弃等问题。在你主板支持的情况下，不同的内存搭配使用肯定更容易产生兼容性不好的问题。
例如，你原来使用的是EDO内存，在购买了新的PC133内存之后，我们还是建议你将原来的EDO内存做二手货处理掉，因为要想EDO内存和SDRAM内存长期“和睦相处”那肯定是一场比较困难的事，因为它们的供电电压不同，既使免而为之，所带来的也是系统兼容性变差甚至根本就不能起动电脑等等。再例如，你原有PC66的SDRAM内存，在新购PC133内存后，你如果还想利用原来的内存的话，那么你的内存频率肯定应以PC66为好，并且低频率的如PC66的内存一定要插在DIMM1第一根内存插槽上，否则很可能你的电脑无法正常使用，另外在这一点中还需说明的是，你的PC133内存不一定就能在PC100或PC66的频率下正常使用，因为它们的电气性能是不相同的。
又例如，你原来的内存牌子型号和你新购的内存相差太大的话，也很可能引起升级内存后两根不同的内存起“冲突”的情况发生，如有的内存带有ECC内存校验功能而有的内存则没有，那么它们同时混**最好三思而为，要么就干脆将主板COMS中的内存ECC功能屏蔽掉，以免引起系统崩溃；而且就是你的内存芯片基本相同，但其SPD中的内存“初始”数据不相同，也可能造成你的主板在两次读取两根不同的SPD数据之后引发系统冲突，特别是一个内存的CL=2而另一个的为CL=3时；所以我们也建议你在升级内存的时侯如还想留用原来牌子的内存，那么就一定要注意尽量选同一内存芯片同一厂家的产品为上，否则最好还是将老内存处理掉，再另新购内存来用。
虽然上面说了这么多的内存混插搭配时的问题，但最后我们还是需要说明的是，只要选择得当，内存混插也是升级电脑的节省投资的最好办法，当然前提是你的老内存别太老而且和新内存差别不要太大。
按照电脑的要求，有条件的话当然是内存用同一牌子同样大小的。但是不同牌子和不同大小的用在一起也没什么不妥，只要兼容就不会有什么问题，更没什么对电脑不好的问题。
主要会出现的是不兼容的问题，就是开不了机或者黑屏的情况。只要你安装内存的时候和对电脑的保养没有问题，内存用不同牌子或者同不大小对电脑是没有伤害的。



你的问题是两内存条不兼容~~

谁有pcb是有两个或多个ddr2的pcb图，用pads画的。我想参考一下布局和布线

这个我有不少。 可以给你一些。 但是如果你完全没有画过这方面的板子经验的话。参考也是非常难设计。设计出来也不一定能用的。

集成电路设计的硬件实现

对于不同的设计要求，工程师可以选择在可编程逻辑器件（如现场可编程逻辑门阵列）或专用集成电路上进行硬件电路实现。根据设计的出发点及约束，可以分为全定制设计和半定制设计（使用门阵列、标准元件或宏单元等）两大类。 主条目：可编程逻辑器件参见：复杂可编程逻辑器件、可编程阵列逻辑、可编程逻辑阵列、通用阵列逻辑及现场可编程逻辑门阵列可编程逻辑器件通常由半导体厂家提供商品芯片，这些芯片可以通过JTAG等方式和计算机连接，因此设计人员可以用电子设计自动化工具来完成设计，然后将利用设计代码来对逻辑芯片编程。可编程逻辑阵列芯片在出厂前就提前定义了逻辑门构成的阵列，而逻辑门之间的连接线路则可以通过编程来控制连接与断开。随着技术的发展，对连接线的编程可以通过EPROM（利用较高压电编程、紫外线照射擦除）、EEPROM（利用电信号来多次编程和擦除）、SRAM、闪存等方式实现。现场可编程逻辑门阵列是一种特殊的可编程逻辑器件，它的物理基础是可配置逻辑单元，由查找表、可编程多路选择器、寄存器等结构组成。查找表可以用来实现逻辑函数，如三个输入端的查找表可以实现所有三变量的逻辑函数。 主条目：专用集成电路专用集成电路只能在整个集成电路设计完成之后才能开始制造，而且需要专业的半导体工厂的参与。不像可编程逻辑器件可以实现各种不同的电路，专用集成电路是根据已设计的电路版图量身定做的，设计人员对于元件在芯片上的位置和连接能够有更多的控制权，而不像可编程逻辑器件途径，只能选择使用其中部分硬件资源，从而无法避免资源浪费，因此专用集成电路的面积、功耗、时序特性可以得到更好的优化。然而，专用集成电路的设计会更加复杂，并且需要专业的半导体工艺厂家才能将版图文件制造成电路。一旦专用集成电路芯片制造完成，就不能像可编程逻辑器件那样对电路的逻辑功能进行重新配置。对于单个产品，在专用集成电路上实现集成电路的经济、时间成本都比可编程逻辑器件高，因此在早期的设计与调试过程中，常用可编程逻辑器件，尤其是现场可编程逻辑门阵列；如果所设计的集成电路将要在后期大量投产，那么批量生产专用集成电路将会更经济。

差分线阻抗为什么要设置为100欧姆

每根线为50欧姆

不要问为什么是50欧姆。

这个是一个推论，其实多大都可以，但是50最容易实现，所以就成了标准

在DDR的PCB布线中提到，数据线可以分组等长，各组之间可以不等长，那怎样保证32位数据的时序呢？

一位同事讲：但是有一个比较值，就是CLK的长度要大于address，address要大于data（may be wrong）。 同组间相等。组间的差别不能大于10mm。
有网友表示，DDR数据线用DQS来锁存，因此要保持等长。地址、控制线用时钟来锁存，因此需要和时钟保持一定的等长关系，一般等长就没有什么问题。阻抗方面，一般来说DDR需要60欧姆，DDR2需要50欧姆，走线不要打过孔，避免阻抗不连续。串扰方面，只要拉开线距，一层信号一层地，就不会出问题。也有网友表示他们模拟DDR2的结果：时钟对线长误差小于0.5mm；最大长度小于57mm；时钟线与相对地址线的长度差小于10mm。
李宝龙表示，无论是PCB上使用芯片还是采用DIMM条，DDR和DDRx(包括DDR2，DDR4等)相对与传统的同步SDRAM的读写，主要困难有三点：第一，时序。由于DDR采用双沿触发，和一般的时钟单沿触发的同步电路相比，在时序计算上有很大不同。DDR之所以能实现双边沿触发，其实是在芯片内部做了时钟的倍频，对外看起来，数据地址速率和时钟一样。为了保证能够被判决一组信号较小的相差skew，DDR对数据DQ信号使用分组同步触发DQS信号，所以 DDR上要求时序同步的是DQ和DQS之间，而不是一般数据和时钟之间。另外，一般信号在测试最大和最小飞行时间Tflight时，使用的是信号沿通过测试电平Vmeas与低判决门限Vinl和和高门限Vinh之间来计算，为保证足够的setup time和hold time，控制飞行时间，对信号本身沿速度不作考虑。而DDR由于电平低，只取一个中间电平Vref做测试电平，在计算setup time和hold time时，还要考量信号变化沿速率slew rate，在计算setup time和hold time时要加上额外的slew rate的补偿。这个补偿值，在DDR专门的规范或者芯片资料中都有介绍。第二，匹配。DRR采用SSTL电平，这个特殊buffer要求外接电路提供上拉，值为30～50ohm，电平VTT为高电平一半。这个上拉会提供buffer工作的直流电流，所以电流很大。此外，为了抑制反射，还需要传输线阻抗匹配，串连电阻匹配。这样的结果就是，在DDR的数据信号上，两端各有10～22ohm的串连电阻，靠近DDR端一个上拉；地址信号上，发射端一个串连电阻，靠近DDR端一个上拉。第三，电源完整性。DDR由于电平摆幅小(如SSTL2为2.5V，SSTL1为1.8V)，对参考电压稳定度要求很高，特别是Vref和VTT，提供DDR时钟的芯片内部也常常使用模拟锁相环，对参考电源要求很高；由于VTT提供大电流，要求电源阻抗足够低，电源引线电感足够小；此外，DDR同步工作的信号多，速度快，同步开关噪声比较严重，合理的电源分配和良好的去耦电路十分必要。

1.CLK等长长度为X，最长的和最短的相差不超过25mils
2.DQS长度为Y，和CLK比对，Y要在[X-1000,X+1000mils]这个区间
3.DM、DATA长度为Z，和各组的DQS比对，Z要在[Y-25,Y+25mils]区间里面
4.A/C信号（control & command信号）长度为K，和CLK比对，K要在[X-1500,X+2000mils]范围内
5.阻抗控制：DQ DQS DM CONTROL COMMAND CLK阻抗为55ohm±15%即（47--63ohm）

1.走线分组

ARM系统中内存一般为32位或者16位，通常使用一片或者两片内存芯片组成。可以将数据线分成一组，两组或者4组。
一组的分法：DATA0-31,DQS0-3,DQM0-3作为一组;
两组的分法：DATA0-15,DQS0-1,DQM0-1为一组，DATA16-31,DQS2-3,DQM2-3为一组;
四组的分法：DATA0-7,DQS0,DQM0为一组，DATA8-15,DQS1,DQM1为一组，DATA16-23,DQS2,DQM2为一组，DATA23-32,DQS3,DQM3为一组。
具体分几组，可以根据芯片数量和走线密度来确定。布线的时候，同一组的信号线必需要走在同一层。
剩下是时钟信号，地址信号和其它的控制信号，这些信号线为一组。这组信号线尽量在同一层布线
2.等长匹配
a. DDR的DATA0-31,DQS0-3,DQM0-3全部等长匹配，不管分为一组还是两组或四组。误差控制在25mil。可以比地址线长，但不要短。
b. 时钟信号，地址信号和其它的控制信号全部等长匹配，误差控制在50mil。另外如果是DDR时钟，要按照差分线要求来走线，两条时钟线的长度要控制在2.5mil的误差内，并且尽量减小非耦合的长度。时钟线可以比地址和其它信号线长20-50mil。
3.间距
间距的控制要考虑阻抗要求和走线的密度。通常采用的间距原则是1W或者3W。如果有足够的空间来走线，可以将数据线按3W的间距来走，可以减小很多串扰。如果实在不行至少要保证1W的间距。除此之外，数据线与其它信号线的间距至少要有3W的间距，如果能更大则更好。时钟与其它的信号线的间距至少也要保持 3W，并尽可能的大。绕线的间距也可以采用1W和3W原则，应优先用3W原则。

如何扇出并完成DDR3与CPU上之间的信号走线

如何扇出并完成DDR3与CPU上之间的信号走线 DDR3内存已经被广泛地使用，专业的PCB
设计工程师会不可避免地会使用它来设计
电路板。本文为您提出了一些关于DDR3信号正确扇出和走线的建议，这些建议同样也适用于高密度、紧凑型的电路板设计。
DDR3设计规则和信号组
让我们从以DDR3信号分组建立高速设计规则讲起。在DDR3布线时，一般要将它的信号分成命令信号组、控制信号组、地址信号组、数据信号0/1/2/3/4/5/6/7分组、时钟信号组以及其他。推荐的做法是，在同一组别中的所有信号按照“相同的方式”走线，使用同种拓扑结构以及布线层。

举个例子，我们来看一下图1的走线过程，所有DATA 6分组的信号都是从第1层切换到第10层的，然后到第11层，之后再切换到12层。分组中的每个信号都有相同的层切换，通常都走相同距离，使用相同的拓扑结构。
如此布线的一个优势在于，当作信号线长度调整时（也称延迟或相位调整），通路中的z轴长度可以忽略不计。这是因为所有信号均具相同的布线方式，有着完全相同的过孔定义和长度。
创建DDR3信号组
Altium Designer提供了创建必要信号组的简便方法，可以在项目的原理图中完成。首先，把一个Blanket放在将要生成一个信号组的网络上。然后，在Blanket的边缘上放置一个PCB directive，把它定义为一个网络组。请参见图2示例。


为网络组指定颜色
当我们使用工程变更ECO（在Design ?
Update PCB Document...）, 把新定义的网络组导入到PCB后，为每个信号组设定不同颜色是非常有用的。进入到PCB面板，右击目标网络类组，在弹出的菜单中选择改变网络颜色，就可以为这个网络组定义颜色了， 如 图3所示。


一旦选定了颜色，再次右击网络组并选择 Display Override ? Selected ON。这样就可以确保，所选的颜色可以覆盖对象的颜色，无论当前是什么图层。
如果还没有开启Net Color Override选项，网络就不会变成你所选颜色。这种情况下，使能View ? Net Color Override Active 选项，或使用 F5键，就可以把这个设置全局化，应用到所有的网络。接下来，我们就可以扇出CPU的DDR3接口部分的信号了。 准备好扇出CPU的DDR3接口信号了吗？
选择合适的过孔并为特定信号组确定所用的PCB层，会大大降低DDR3信号布线的难度。信号组的颜色各异，也有助于在设计时区分它们。
当把地址、命令或控制组信号通过微孔在第3层完成走线后，那么在它们下面的第
10层就会有空余空间，这片空间可以用来扇出与它们最近的信号组。


为什么外围信号组使用微孔扇出？

注意：同层、同过孔、同微孔的“扇出技术”，也可以应用于其他接口（例如，PCI，ISA ...）。通过这种方法，再密集的布线设计也可以轻松实现。
结论
经过缜密的计划，完成DDR3接口信号的走线和长度调整是非常轻松的，即使在最紧凑和高密度的设计中，也可以实行。iMX6 Rex就是一个很好地展现如何细致的规划并完成走线的例子。遵循Robert的规划和步骤，任何DDR3设计，都可以在更短时间内，更大程度地完成设计

以上就是DDR和DDR2内存有何区别？的相关介绍，希望能对你有帮助，如果您还没有找到满意的解决方式，可以往下看看相关文章，有很多DDR和DDR2内存有何区别？相关的拓展，希望能够找到您想要的答案。